LA 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. Module D’Lorenzo

Gambar 1.1 Module D’Lorenzo

2. Jumper

Gambar 1.2 Jumper

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada Percobaan 1, saklar SPDT dihubungkan ke catu daya, sehingga keluarannya berlogika 1 sedangkan IC cabang RS 74LS112 aktif low. Jadi jam mempengaruhi output. Eksperimen 1 adalah pencacah asinkron, diberi label sebagai clocking flip-flop yang berasal dari keluaran flip-flop sebelumnya. Dengan counter ini, keberangkatan terlambat atau ada penundaan atau perubahan selama mode waktu hitung mundur. Sehingga mengakibatkan setiap flip-flop yang digunakan mengalami crash (perubahan kondisi dari “0” menjadi “1”). Pin MSB (output flip-flop terakhir dihubungkan ke cabang D decoder) dan cabang LSB (output flip-flop pertama dihubungkan ke cabang A decoder). Kemudian pada segmen 7 terlihat outputnya berurutan 0-1 yang artinya counter sudah habis. 

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa sinyal output yang dikeluarkan masing-masing T Flip-flop? kenapa Flip-flop terakhir disebut MSB?

pada T flip flop outputnya dapat berubah hanya ketika input toogle bernilai 1 pada saat clock transition setiap T flip flop menerima input dari flip flop sebelumnya dan menghasilkan output yang kemudian menjadi input untuk flip-flop selanjutnya flifflop terakhir disebut MSB karena mewakili paling signifikan dalam rangkaian sesuai dengan konversi dalam representasi bilangan biner

2. Analisa Falltime dan Riset time pada clock terhadap output yang didapatkan?

full time pada clock yaitu waktu yang dibutuhkan oleh sinyal klok untuk berubah dari logika tinggi ke logika rendah ketika sinyal berubah dari tinggi ke rendah flip-flop akan memproses input dan menghasilkan output baru

rise time pada clock sinyal clock berubah dari logika rendah ke logika tinggi dan memproses input dan menghasilkan output baru karena di sini memakai asinkronus daun maka output akan berubah jika logika tinggi ke rendah

7. Link Download [Kembali]

video rangkaian klik disini

Datasheet 74ls112 klik disini